MicrochipとMicron、PCIe Gen 6を共同実証

Microchip TechnologyはMicron Technologyと協業し、エンドツーエンドのPCIe Gen 6ストレージアーキテクチャのデモンストレーションを公開しました。2026 Future of Memory and Storage（FMS）カンファレンスで披露されたこのソリューションは、MicrochipのSwitchtec™ PCIe Gen 6ファンアウトスイッチとMicronの高性能9650 NVMe^® SSDを統合しています。この連携は、要求の厳しい人工知能（AI）、高性能コンピューティング（HPC）、およびクラウドデータセンターのワークロードをサポートするために不可欠な、データスループットの向上、レイテンシの低減、スケーラブルな接続性を提供することを目的としています。

高度なスイッチングと耐量子セキュリティ
PCIe 6.0規格は、前世代の2倍の帯域幅を実現し、レーンあたり64 GT/sに達することで、複雑なAIモデルに対する持続的なスループットを確保します。3nmプロセスで製造されたMicrochipのSwitchtec Gen 6スイッチは、高度なエラー封じ込め機能とマルチキャスト機能を備えており、複数のデバイス間で効率的にデータを配信します。要求の厳しい環境でシステムの回復力とデータの整合性を確保するため、このスイッチはハードウェアのルートオブトラスト（RoT）と、厳格なCNSA 2.0セキュリティ要件を満たす耐量子暗号アルゴリズムを備えたセキュアブートアーキテクチャを組み込んでいます。

追加コンテキスト
このセクションでは、元のリリースには明記されていない技術的および市場的な背景を説明します。

AIモデルの規模と複雑さが増すにつれて、データセンターのボトルネックは計算処理からデータ転送速度へとますます移行しています。PCIe Gen 6は、PAM4（4値パルス振幅変調）シグナリングを活用して、物理的フットプリントを拡大することなくデータレートを2倍にすることで、この課題に対処します。Microchipの高度なスイッチングシリコンとMicronの市場初となるGen 6 SSDとの相互運用性を公に実証することで、両社はハイパースケーラー（大規模クラウド事業者）向けの統合リスクを大幅に軽減しています。さらに、CNSA 2.0に準拠した耐量子暗号の統合は、新たな量子コンピューティングの脅威からインフラを保護するという政府や企業部門からの将来のセキュリティ基準の義務化を見据えた、極めて重要な差別化要因となります。

編集：Lekshman Ramdas（Induportalsエディター）– AIによる調整。

www.microchip.com