3Dチップ積層によるAI向け接続密度の向上

CEA-Letiは、人工知能（AI）アクセラレータ、高性能コンピューティング（HPC）システム、および先進イメージングデバイスにおける性能上の制約に対応するため、最小1μmピッチの接続を実現するダイ・ツー・ウェハ（D2W）ハイブリッドボンディングプロセスを実証した。この成果は、2026年に米国フロリダ州オーランドで開催されたElectronic Components and Technology Conference（ECTC 2026）で発表され、半導体パッケージングにおける高密度な垂直集積化への進展を示した。

高度な半導体集積向けダイ・ツー・ウェハハイブリッドボンディング
トランジスタの微細化が物理的・経済的限界に近づく中、半導体業界では性能向上を継続するために先進パッケージング技術や3次元集積技術への移行が進んでいる。従来のようにトランジスタを小型化するだけでなく、3D集積では複数のデバイス層を垂直方向に積層することで、コンポーネント間のデータ伝送距離を短縮できる。

CEA-Letiの実証では、高密度な銅-銅接続を用いて個々のダイをウェハへ直接接続するD2Wハイブリッドボンディング技術に焦点が当てられた。接続ピッチを1μmまで縮小することで、同じ面積内に配置できる接続数を大幅に増加させることが可能となる。

AIアクセラレータやHPCシステムでは、メモリ帯域幅やデータ移動が主要な性能制約要因となっているため、接続密度の向上により積層デバイス間の通信性能を改善し、データ転送に伴う消費電力を削減できる。

超微細ピッチ接続の電気的検証
研究チームは、最大10万本のインターコネクトリンクを含む構造体に対して電気的評価を実施し、良好な結果を得たと報告した。CEA-Letiによれば、その結果は高密度接続用途におけるハイブリッドボンディング技術の実用性を裏付けるものとなった。

デイジーチェーン型テスト構造の電気特性評価では、5μmから2μmまでのピッチにおいて期待通りの機能と歩留まりが確認された。1μmピッチ構造についても動作は確認されたが、現在利用可能なボンディング装置の位置合わせ精度が歩留まりを制限する要因となった。

この研究は、従来のパッケージレベル接続技術が限界に近づきつつある半導体システムにおいて、垂直接続密度をさらに高めるための重要なステップと位置付けられる。

位置合わせ精度とウェハ再構築技術
1μmピッチを実現するためには、位置合わせ精度と表面平坦化という二つの主要な製造課題を解決する必要があった。

最大の技術的課題は、ボンディング工程中にダイを十分な精度で配置することであった。サブミクロン領域では、ごくわずかな位置ずれでも電気接続や歩留まりに大きな影響を与える。

また、このプロセスではInter-Die Gap Filling（IDGF）技術を用いたウェハ再構築が必要となった。この工程では、隣接するダイ間の空隙を充填した後に垂直接続構造を形成する。さらに、研究チームは信頼性の高いハイブリッドボンディングと垂直接続を実現するため、化学機械研磨（CMP）プロセスを最適化し、必要な表面平坦性を確保した。

これらの工程改善は、将来的により高密度な積層構造を持つマルチダイアーキテクチャの実現を支えることを目的としている。




TSVおよびTOV技術との統合
今回実証されたD2W技術は、高密度Through-Silicon Via（HD TSV）およびThrough-Oxide Via（TOV）を含む広範な半導体集積ロードマップの一部を構成している。

TSVはシリコン基板を貫通する垂直電気配線を提供し、TOVは酸化膜層を通した電気配線を可能にする。これらの技術をIDGFと組み合わせることで、ウェハ再構築が可能となり、異なる機能を持つ複数のダイを単一の積層パッケージ内に統合できる。

このようなアーキテクチャは、プロセッサ、メモリ、専用アクセラレータ間で大量のデータを低遅延でやり取りする必要がある先進AIシステム、イメージセンサー、およびヘテロジニアスコンピューティングプラットフォームにおいて重要性を増している。

さらに、D2Wとウェハ・ツー・ウェハ（W2W）の統合手法を組み合わせることで、性能、歩留まり、生産コストの最適なバランスを実現できる可能性がある。

サブミクロン接続技術へのロードマップ
CEA-Letiによれば、今回の実証は将来技術開発に向けた移行段階の概念実証プラットフォームとして位置付けられている。

次の研究段階では、D2WボンディングをHD TSVおよびTOV技術と統合しながら、接続ピッチ0.5μmの実現を目指す。研究者によると、将来的に位置合わせ精度約0.5μm（3σ）を実現する新しいボンディング装置が導入されれば、これらの寸法領域における歩留まり向上が期待される。

さらなるピッチ縮小は、次世代AIアクセラレータや先進CMOSイメージセンサーが求める高帯域幅要件に対応するため、接続密度を大幅に向上させる可能性がある。

この研究は、France 2030イニシアチブのもとで実施されているFAMES Pilot LineおよびANR NextGenプロジェクトの一環として行われた。また、IDGF、TOV、およびHD TSVに関する関連研究はIRT Nanoelecの支援を受けている。

追加情報
このセクションでは、元のニュースリリースには含まれていない技術仕様および競合比較に関する情報を提供します。

接続密度の向上競争は、先進半導体パッケージング分野における重要なテーマとなっている。比較対象となる技術には、TSMCのSoIC（System on Integrated Chips）、IntelのFoveros、SamsungのX-Cube、さらにimecやその他の半導体研究機関が開発するハイブリッドボンディング技術が含まれる。

現在の先進ハイブリッドボンディング技術の多くは数μmレベルの接続ピッチで運用されており、今回実証された1μmのD2Wハイブリッドボンディングは、垂直接続の微細化における重要なマイルストーンといえる。AI向けハードウェアアーキテクチャが従来のモノリシックスケーリングからチップレットおよびヘテロジニアス集積へ移行する中、高密度な垂直接続を実現する技術は半導体サプライチェーンにおいて重要性を増している。接続密度の向上は、単位面積当たりの帯域幅を増加させると同時に通信エネルギーを削減できるため、AIアクセラレータ、高性能コンピューティングプラットフォーム、および先進イメージングシステムにとって極めて重要な指標となっている。

Aishwarya Mambet（Induportals編集者）、AIの支援により編集。

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